半导体行业之ICT技术简介

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2000〜2010年CMOS工艺流程

有两个因素影响CMOS集成电路的速度，即栅延迟和互连延迟。栅延迟是指MOSFET开关的时间;互连延迟由芯片设计、工艺技术，以及互连的导体和电介质材料决定。

栅延迟由两个因素决定:积累足够的电荷开启MOS晶体管的时间，以及载流子（NMOS的电子和PMOS的空穴）通过栅极下面源/漏之间的沟道所需的时间。

金属-氧化物-半导体（MOS）MOSFET也形成了一个电容，其中栅极作为一个电极，半导体衬底作为另一个电极，栅氧化层位于中间作为绝缘层。

MOS电容应足够大，以至于当栅极电压超过阈值电压（片）时,在栅极下源/漏之间获得足够的载流子形成沟道，这就是MOSFET的开启。降低栅极电容可以减少形成沟道的时间并提高开关速度。

但是，如果电容过低，MOSFET将变得不稳定，因为诸如背景辐射等小的噪声就可以打开或关闭晶体管，并导致第8章所描述的软误差。

MOSFET源/漏电极之间的距离称为沟道长度，载流子需要通过沟道传导电流。减小栅极宽度可以降低载流子通过沟道的时间并提高器件的速度。

然而，这样也降低了栅极电容并可能导致器件的可靠性问题，因为MOS电容已经尽可能设计成最低的水平。为了进一步提高IC芯片的速度,具有高阻抗的衬底继续缩小特征尺寸。

绝缘体上硅（SOI）是一种候选，这种材料将硅表面的有源区和硅衬底隔开，因此几乎完全消除了辐射诱发的沟道软误差。

同时使用SOI和STI技术可以完全地隔离邻近的微电子器件，防止它们之间产生相互干扰，从而可以使芯片设计者增加IC芯片上晶体管的数量以提高封装密度。

SOI衬底上制成的集成电路芯片可以用于高辐射环境，如航天飞机、火箭和科研。另一种方法是使用体硅晶圆的应变硅沟道技术。

互连导线的电阻和它们之间的寄生电容决定了互连延迟或RC延迟。为了减少RC延迟,使用低电阻率的金属和低介电常数（低脂的电介质作为互连材料。铜的电阻率比铝铜合金低,

因此使用铜代替铝铜合金可降低功耗并提高芯片速度。传统的铝铜合金互连需要一次介质刻蚀和一次金属刻蚀，然而铜互连通常采用所谓的双镶嵌工艺过程，需要两次介质刻蚀，但不需要金属刻蚀。

这种工艺使用金属CMP代替金属刻蚀形成互连线，这是铜互连和铝铜合金互连之间的主要区别。铜互连的主要挑战是电介质刻蚀、金属沉积和金属CMP。

一些低k电介质材料的开发使用两种方法:CVD和自旋电介质(S0D)。基于CVD低电介质SiCOH的优点是技术成熟。

SOD一个重要的优点是对如多孔二氧化硅低介电常数(k<2)的材料具有延展性。

SOD在芯片封装过程中的可靠性问题最终决定了CVDSiCOH成为先进集成电路芯片大规模生产中的低k电介质材料。

审核编辑：刘清