Duncan Bosworth

现代先进雷达系统在许多方面都面临着挑战，额外的操作要求包括需要支持多功能处理和动态模式调整。此外，最近频率分配的变化导致许多雷达系统可能在通信基础设施和其他频谱要求苛刻的系统附近运行。随着未来几年频谱拥塞的进一步加剧，预计问题将变得更加复杂，雷达系统需要适应其环境和操作要求，这推动了对认知和数字雷达系统的需求。

对更多数字信号处理的需求正在推动雷达信号链尽早过渡到数字信号链，使模数转换器（ADC）更靠近天线，这反过来又引入了许多具有挑战性的系统级考虑因素。为了进一步探讨这一点，图1显示了当前典型X波段雷达系统的高级概述。在该系统中，通常使用两个模拟混频级。第一级将脉冲雷达回波混合至1 GHz左右的频率，第二级混合至100 MHz至200 MHz范围内的IF，以便使用200 MSPS或更低的ADC对信号进行采样，分辨率为12位或更高。

图1 .使用第一和第二中频的雷达接收机架构示例

在这种架构中，频率捷变和脉冲压缩等方面可以在模拟域中实现，这可能需要对信号处理进行修改和调整，但在大多数情况下，系统功能受到数字化速率的限制。应该指出的是，即使以200 MSPS数据速率采样，雷达处理也实现了重大飞跃，但随着我们进入这一演变的下一阶段，我们需要进一步向全数字雷达迁移。

近年来，每秒千兆采样（GSPS）ADC通过将系统中的数字化点移至第一个混频级之后，一直在推动向更接近天线的数字过渡。使用模拟带宽超过1.5 GHz的GSPS转换器已经支持第一个IF的数字化，但在许多情况下，当前GSPS ADC的性能限制了该解决方案的可接受性，因为器件的线性度和噪声频谱密度无法满足系统要求。

直到最近，高速ADC主要使用并行低压差分信号（LVDS）接口作为在高速ADC和数字信号处理平台（通常是FPGA）之间移动数据的手段。然而，使用LVDS数据总线从转换器输出数据会带来一些技术挑战，因为单个LVDS总线的运行需要远远超过IEEE标准的最大速率以及FPGA可以处理的速率。为了适应这种情况，输出数据被解复用到两条或更一般的四条LVDS总线上，以降低每条总线的数据速率。例如，以超过10 GSPS的采样速率工作的2位ADC通常需要将输出解复用4倍，从而形成40位宽LVDS总线。由于许多雷达系统，尤其是相控阵，使用多个GSPS ADC，这很快就会成为难以管理的硬件开发，需要布线和匹配长度的通道如此之多，更不用说互连所需的FPGA引脚数量了！

新型GSPS ADC提供的解决方案不仅可以克服现有挑战，还可以进一步优化系统。为了支持更接近天线的数字化，这些转换器提供无与伦比的线性度以及超过 3 GHz 的模拟带宽，可实现 L 和大多数 S 频段的欠采样。这样就可以在这些频段内直接进行RF采样，通过消除混频器级来减少元件数量和系统尺寸。对于更高频率的系统，这也允许使用更高的中频，从而提供了减少混频级和滤波器数量的选项，以及随着可以使用各种中频而增加频率规划选项的选项。

这些新器件更高的线性度和更低的噪声频谱密度进一步使其可用于下一代雷达系统。随着频谱密度的增加，更高的动态范围对于能够管理与雷达返回频率相邻的干扰信号至关重要。最新的GSPS ADC能够提供超过75 dBc SFDR，比过去十年中可用的器件提高了近20 dBc。在与最近的通信基础设施频率分配竞争时，这一重大飞跃更为重要。

模拟带宽、线性度和噪声的改善可能会成为设备制造商的下一个合乎逻辑的步骤。然而，新型GSPS ADC的两个附加特性为系统设计人员提供了更多功能，并可能提高这些组件在未来系统中的可接受性：

JESD204B数据链路接口，以及

DSP功能嵌入在转换器中，为系统设计人员提供了显著优势和可能的节能选项。

JESD204B数据链路最近被引入许多高速ADC，但最显著的好处是GSPS转换器，其中LVDS接口已经难以满足系统需求。JESD204B是一种高速串行标准，能够使用较少数量的差分互连（FPGA引脚）在高速ADC和FPGA或其他处理器之间传输数据。它是一种开销非常低的协议，基于 8b10b 编码方案，支持高达 12.5 Gbps 的波特率。

要了解其优势，请考虑ADI公司的新型AD9625、2.0 GSPS、12位转换器。该转换器的输出数据速率为24 Gbps。如果我们假设LVDS数据总线限制为1 Gbps并忽略数据打包问题，则需要超过24个LVDS对来支持此接口，所有这些距离在硬件中布线时都需要长度匹配的PCB走线。使用JESD204B，最特率仅为6.25 Gbps，只需204个JESD2B链路即可支持该转换器的输出。图204清楚地显示了这一优势，AD9625和FPGA之间仅路由2个JESD0B通道，以支持完整的<>.<> GSPS数据速率。

图2 .采用JESD204B的GSPS FPGA夹层卡（FMC）PCB布线

此外，当使用多个JESD204B通道时，对PCB走线长度匹配的要求明显放宽，因为标准只需要在通道上对齐到920 ps，从而在各个JESD204B通道的路径延迟之间提供了很大的差异。JESD204标准的最新“B”变体还支持确定性延迟，从而可以计算离开高速ADC的数据与到达FPGA的数据之间的延迟。如果可以确定延迟，则可以在数字后处理中补偿，以重新对齐和同步数据流，这是使用GSPS转换器的相控阵和波束成形系统的关键要求。

JESD204B为硬件设计人员提供了显著的优势，但新型高速ADC最有利的方面可能是增加了数字信号处理功能。下一代GSPS转换器（如AD9625）基于65 nm或更精细的CMOS工艺几何尺寸，能够以这些高数据速率支持大量数字信号处理。在短期内，高速ADC将提供内置在器件中的运行时可选数字下变频器（DDC），如图3所示。

图3 .具有嵌入式DSP的新型GSPS ADC

雷达波形带宽可能因应用而异。例如，一些合成孔径成像雷达波形需要数百MHz，而跟踪雷达可能使用数十MHz宽甚至更小的波形。过去，将GSPS ADC移近天线意味着在某些情况下，大量不需要的带宽被传输到FPGA或处理器。在现代FPGA和高速ADC中，功耗的很大一部分（如果不是大部分）与器件接口中的功耗有关，因此传输大量不需要的带宽会不必要地增加系统的功耗。在未来的多模雷达中，动态启用DDC的能力提供了显着的优势，可以卸载位于FPGA中的复杂处理。

DDC结合了数字数控振荡器（NCO）和抽取滤波器，能够从高速ADC的奈奎斯特频段内选择信号带宽和信号位置，并仅将所需的适当数据传输到信号处理设备。例如，考虑雷达在IF为30 MHz时使用800 MHz带宽波形。如果使用ADC以2.0 GSPS的采样速率和12位的分辨率进行采样，则数据的输出带宽将为1000 MHz，远远超过信号带宽，转换器的输出数据速率将为3.0 GBps。如果使用DDC将数据抽取16倍，则抽取不仅能降低一些噪声，而且输出数据速率降低到625 MBps以下，从而仅使用单个JESD204B通道即可实现数据传输！这大大降低了所需的整体系统功耗。新型高速ADC能够根据需要动态配置DDC或旁路DDC，提供在不同模式之间切换的选项，以支持电源，并根据需要实施优化的解决方案，并支持认知雷达应用所需的功能集。

AD9625等新型GSPS ADC为雷达系统架构师提供了重要的选择，其模拟带宽和采样速率可实现元件数量减少或直接RF采样。借助JESD204B接口和嵌入式DSP选项，不再需要牺牲功耗和电路板复杂性来获得这些优势。动态配置高速ADC的能力提供了多功能支持，并满足了创建全数字认知雷达系统的目标。

审核编辑：郭婷