谈谈芯片设计中的IR-drop

什么是 IR-drop

看到标题，刚刚接触IC行业的童鞋可能会问，什么是IR-drop？其实，IR这个词并不是什么缩写，这里的I就是指电流，R是指电阻，他们放在一起相乘，得出来的结果就是电压。所以说IR drop就是指电压降，哈哈，刚接触芯片后端会看到太多缩写，突然来个IR一时会反应不过来是电压。

IR压降是指出现在集成电路中电源和地网络上电压下降或升高的一种现象。随着半导体工艺的演进金属互连线的宽度越来越窄，导致它的电阻值上升，所以在整个芯片范围内将存在一定的IR压降。IR压降的大小决定于从电源PAD到所计算的逻辑门单元之间的等效电阻的大小。

IR-drop分类

• 静态IR-drop

静态IR drop现象产生的原因主要是电源网络的金属连线的分压，是由于金属连线的自身电阻分压造成的。电流经过内部电源连线的时候产生电源压降。所以静态IR drop主要跟电源网络的结构和连线细节有关。因此静态IR drop主要考虑电阻效应，分析电阻的影响即可。

• 动态IR-drop

动态IR drop是电源在电路开关切换的时候电流波动引起的电压压降。这种现象产生在时钟的触发沿，时钟沿跳变不仅带来自身的大量晶体管开关，同时带来组合逻辑电路的跳变，往往在短时间内在整个芯片上产生很大的电流，这个瞬间的大电流引起了IR drop现象。同时开关的晶体管数量越多，越容易触发动态IR drop现象。

SoC设计中的每一个逻辑门单元的电流都会对设计中的其它逻辑门单元造成不同程度的IR压降。如果连接到金属连线上的逻辑门单元同时有翻转动作，那么因此而导致的IR压降将会很大。然而，设计中的某些部分的同时翻转又是非常重要的，例如时钟网络和它所驱动的寄存器，在一个同步设计中它们必须同时翻转。因此，一定程度的IR压降是不可避免的。

IR压降可能是局部或全局性的。当相邻位置一定数量的逻辑门单元同时有逻辑翻转动作时，就引起局部IR压降现象，而电源网格某一特定部分的电阻值特别高时，例如R14远远超出预计时，也会导致局部IR压降；当芯片某一区域内的逻辑动作导致其它区域的IR压降时，称之为全局现象。

IR-drop有什么影响？

IR压降问题的表现常常类似一些时序甚至可能是信号的完整性问题。如果芯片的全局IR压降过高，则逻辑门就有功能故障，使芯片彻底失效，尽管逻辑仿真显示设计是正确的。而局部IR压降比较敏感，它只在一些特定的条件下才可能发生，例如所有的总线数据同步进行翻转，因此芯片会间歇性的表现出一些功能故障。而IR压降比较普遍的影响就是降低了芯片的速度。试验表明，逻辑门单元上5%的IR压降将使正常的门速度降低15%。

除了对芯片本身工作状态产生影响外，电源噪声还会对其他部分产生影响。比如电源噪声会影响晶振、PLL、DLL的抖动特性，A/D转换电路的转换精度等。由于最终产品工作温度的变化以及生产过程中产生的不一致性，如果是由于电源噪声产生的问题，电路将非常难调试。

怎么解决IR-drop？

在实际为了保证输出电压的稳定，需要在封装、PCB上使用去耦电容和合理的电源平面与地平面对。从目前电源完整性分析的角度看，业内普遍认为在PCB上可以处理到最高到几百兆赫兹电源完整性问题，更高频率的电源完整性问题需要在芯片和封装设计时解决。其次，在SoC内部，电源/地网络采用mesh网格设计。芯片内部IR drop问题可以通过仿真手段加以分析，目前主流做法分为静态分析和动态分析。静态分析时，一般只考虑寄生电阻即可；动态分析时还要考虑寄生电容和寄生电感的影响。

一般foundry厂家会提供电压降的sign-off标准，比如静态5%以内，动态10%以内。以上数字只是举例用，具体的标准要结合不同foundry不同工艺来看。在实际SoC设计中引起IR drop的原因有很多，有全局的，比如floor plan不合理，或者电源网络密度不够等等；也有局部的，比如某一小区域内clock buffer太多，decap很少等等。相对应的修复IR drop的方法也就有很多，要结合仿真结果，具体问题具体分析了。