本应用笔记定义了高速数模转换器（DAC）的建立和保持时间，并确定了它们的正确解释。高速DAC通常将这两个参数指定为“有符号”值，并且根据数据转换解释它们可能具有挑战性。本文中介绍的应用程序有助于抵消这一挑战。

介绍

满足高速数模转换器（DAC）的数字定时要求对于实现最高性能至关重要。随着时钟频率的增加，数据接口的建立和保持时间成为系统设计人员关注的重要问题。本应用笔记旨在全面解释与Analog高性能转换器解决方案相关的设置和保持时间。

定义建立和保持时间

设置时间（tS） 描述了时间点数据必须相对于 DAC 时钟转换处于有效的逻辑电平。保持时间（tH），另一方面，指定数据在设备捕获/采样后何时可以更改。图1显示了参照上升沿时钟信号建立和保持时间。特定器件时钟信号的有效边沿可以是上升沿/下降沿，也可以是用户可选的，如MAX5895 16位、500Msps插值和调制双通道DAC，具有CMOS输入。

图1.以上升沿时钟信号为基准设置和保持时间。

采用CMOS技术设计的数字电路通常在电源轨之间的中间电压处切换。因此，时间参考标记位于信号边沿的中点。图1中的波形位置显示了建立和保持时间的典型条件。请注意，此设置的两个参数的量级均为正。当设置或保持时间的指定值为负值时，可能会出现混淆。

MAX5891 600Msps、16位DAC为该中点条件提供了出色的案例研究示例。设定时间为-1.5ns，保持时间为2.6ns。图2给出了MAX5891的最短设置时间。请注意，实际上，数据转换发生在捕获时钟转换之后。图 3 显示了同一器件的最短保持时间。

图2.MAX5891的最短设置时间。

图3.MAX5891的最短保持时间。

满足这些时序规范要求用户分析数据源的传播延迟和抖动规格。传播延迟决定了时钟的标称时序要求，而抖动规格则设定了可用裕量。为了解释这种关系，请考虑一个传播延迟为1.5ns的逻辑门。MAX5891在逻辑门上使用相同的时钟信号，刚好满足图2所示的建立时间。在这种情况下，温度漂移、时钟或数据抖动或器件间变化没有余量。

用于优化设置和保持时间的两种技术包括增加时钟延迟和匹配走线长度。在数据源和DAC之间添加时钟延迟有助于解决上一示例中的传播延迟问题。匹配数字源和DAC输入引脚之间的走线长度可确保抖动和漂移的影响不会导致单个位滑入下一个时钟周期。请记住，我们正在处理由多条数据线组成的高速数字数据总线。所有这些位必须始终满足时序规格。

结论

对高频数据进行计时存在许多挑战。克服这些挑战需要设计或系统级工程师充分了解其信号链中所有器件的规格。未能满足链中任何设备的要求将导致系统性能下降。性能障碍可能表现为DAC输出精度降低或时钟频率受限。

审核编辑：郭婷