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其他电路模块， 所以本文保留了尾电流源的使用。
2.2 电路仿真结果
电路采用TSMC 0.18 μm RF CMOS工艺设计实现，并对整体电路进行了仿真、验证。图5给出了当输入时钟信号频率为1.92 GHz、幅度为800 mV时的SCL分频器瞬态仿真结果。从仿真结果可以看到，分频器输出波形周期为1.04 ns，很好地实现了二分频功能；且输出摆幅较大，在800 mV左右。图6给出了二分频器的4个不同相位的瞬态输出，其每个象限相差90°，以便用于后面的基于相位选择技术的双模预分频电路。
由之前分析可知，SCL二分频器的正常工作频率有一定的范围，且与输入时钟信号的幅度有关，因此分频器有一个最大频率锁定范围。图7给出了当输入时钟幅度从200 mV~1 V变化时，其频率锁定范围的变化情况。从图中可以看出，随着输入时钟幅度变大，分频器的锁定范围也变大，当幅度为800 mV时，频率锁定范围为200 MHz~2.8 GHz，有较宽的频率锁定范围，满足VCO输出频率范围的完全覆盖（所应用的VCO调频范围为1.608 GHz~1.92 GHz）；本设计的分频器电路在3 V电源电压下、工作频率在1.92 GHz时的功耗为1.15 mW。
本文设计了一种基于源极耦合逻辑技术的高速正交二分频器电路。电路沿用了传统的SCL二分频器结构并对其适当改进，采用动态负载代替电阻负载，使负载阻值随着输入信号变化而变化，有利于工作频率的提高和输出摆幅的增大。电路PMOS和NMOS管采用不同的直流偏置，大大减小了直流工作点选取的复杂度。采用TSMC 0.18 μm RF CMOS工艺进行了设计验证，在1.92 GHz输入时钟频率下能正常实现正交二分频，有较宽的锁定范围，且在3 V电源电压下的电路功耗仅为1.15 mW。 |
