摘 要： 设计了一种基于源级耦合结构的正交二分频电路，由两个完全相同的源级耦合D触发器级联构成，交替工作于触发和锁存模式。对传统的源级耦合结构做了适当改进，采用动态负载，通过对PMOS管的开关控制很好地解决了电路工作速度和输出摆幅间的矛盾；且时钟开关PMOS和NMOS采用不同直流偏置，便于低电源电压下直流工作点的选取。采用TSMC 0.18 μm RF CMOS工艺进行仿真验证。实验结果表明，分频器在1.92 GHz输入时钟频率下能正常实现正交二分频，有较宽的锁定范围，且在3 V电源电压下功耗仅为1.15 mW。

　　随着便携式手持无线设备的不断发展，低功耗全集成收发机在无线通信领域受到越来越多的关注。在现代通信系统中，多模分频器是工作在最高频率的模块之一，其设计具有很大的挑战性。多模分频器最重要的两个指标是工作速度和功耗。而无论是采用脉冲吞咽方式实现的多模分频器［1］，还是串联多个双模预分频器来实现的多模分频器［2］，高速分频器都是其最关键的模块之一。此外，在许多预分频器设计中，为了降低整体功耗，通常选用相位切换结构，比同步双模预分频器具有更高的工作速度和更低的功耗［3-4］。在这种结构中，一般采用两个动态触发器级联来完成二分频正交信号输出，并将此作为相位切换的输入。但由于该分频器工作在VCO的输出频率，功耗较大，如采用上述动态触发器实现，则要求有一个全摆幅的时钟信号，因此需要在VCO输出端加一个耗能的缓冲器以增加VCO的输出摆幅［5］，这将会加剧高速分频器的功耗问题。

　　然而与传统的全功能D触发器构成的分频器相比，源耦合逻辑（SCL）分频器因其输入/输出摆幅小、动态功耗低、转换速度快，成为高速分频器的首选［6］。本文在传统的SCL分频器基础上加以改进，使用动态负载代替原来的电阻负载或有源固定负载，在电路工作速度和差分输出摆幅之间得到了很好的折衷;并且时钟开关管PMOS和NMOS采用不同的直流偏置，解决了低电压下直流工作点较难设置的问题。

　　1 源级耦合（SCL）分频器

　　1.1 基本结构及工作原理

　　SCL型分频器通常被认为是工作速度最快的分频器结构，它可由两个完全相同的D触发器或者锁存器级联而成，具体电路如图1所示，其单元电路如图2所示。

　　SCL型D触发器的单元电路包含两个部分［7］：将输入信号输送到输出的触发部分（MS）和存储输出逻辑电平的锁存部分（ML）。其中触发部分由差分对来实现；锁存部分由一个交叉耦合对（ML）来实现，该结构表现出负阻-2/gm，并通过正反馈大大提高电路工作速度。两个部分由一个相位互补的时钟信号驱动，分别用来控制触发电路和锁存电路。其具体电路工作过程如下：在输入时钟的正半周，图1中第一级D触发器处于触发模式，即输出跟随输入变化；第二级D触发器处于锁存模式，保持与前一个时钟相同的状态，其输出经过反相后送入第一级D触发器。在输入时钟的负半周，第一级D触发器处于锁存模式；第二级D触发器转变为触发模式，它输出的状态将被锁存到第一级D触发器中。因此，D触发器的输出随着时钟状态的改变而改变，且在每两个时钟周期输出信号完成一个周期的变化，从而输出的频率刚好是输入频率的一半，实现二分频功能。 (责任编辑：admin)