1、概述

●内置400MSPS时钟；

●内含14位DAC；

●相位、幅度可编程；

●有32位频率转换字；

●可用串行I/O控制；

●内置超高速模拟比较器；

●可自动线性和非线性扫频；

●内部集成有1024×32位RAM；

●采用1.8V电源供电；

●可4～20倍倍频；

●支持大多数数字输入中的5V输入电平；

●可实现多片同步。

2、 引脚说明

AD9954采用48脚TQFP/EP封装，其引脚排列发图2所示，各引脚定义如下：

I/O UPDATE：在该引脚的上升沿可把内部缓冲存储器中的内容送到I/O寄存器中。引脚电平的建立和保持与SYNC-CLK输出信号有关；

DGND和AGND：数字地与模拟地；

OSC/REFCLK和OSC/REFCLK：参考时钟或振荡输入端：

CYRSTAL OUT：振荡器输出端；

CLKMODESELECT：振荡器控制端，为1时使能振荡器，为0时不使能振荡器；

LOOP_FILTER：该引脚应与AVDD间串联一个1kΩ电阻和一个0.1μF电容；

IOUT和IOUT：DAC输出端，使用时应接一个上接电阻；

DACBP：DAC去耦端，使用时应接一个0.01μF的旁路电容；

DAC_RSET：DAC复位端，使用时应通过一个3.92kΩ的电阻接至AGND端；

COMP_OUT：比较器输出端，可以输出方波或脉冲信号；

COMP_IN和COMP_IN：比较器输入端；

PWRDWNCTL：外部电源掉电控制输入引脚；

RESET：芯片复位端；

IOSYNC：异步串行端口控制复位引脚；为1时，当前I/O操作立即停止；为0时开始新的I/O操作；不用时，此引脚必须接地；

SDO：采用3线串口操作时，SDO为串行数据输出端。采用2线串口操作时，SDO不用，可以不连；

CS：片选端，低电平有效，允许多芯片共用I/O总线；

SCLK：I/O操作的串行数据时钟输入端；

SDIO：采用3线串口操作时，SDO为串行数据输入端，采用2线操作时，SDO为双向串行数据端。

DVDD_I/O；I/O电源，可以是1.8V或3.3V；

SYNC_IN：同步多片AD9954输入信号，使用时与主AD9954的SYNC_CLK的输出相连；

SYNC_CLK：时钟输出脚，为内部时钟的1/4，可用作外围硬件同步；

OSK：在编程操作时可用该脚来控制幅度与时间斜率，与SYNC_CLK同步；当OSK不能被编程时，此脚接DGND；

PS1和PS0：可用来选择4个RAM段控制字区中的一个。

3、 AD9954的串行操作

在AD9954的串行操作中，指令字节用来指定读/写操作和寄存器地址。由于串行操作是在寄存器级别上发生的，因此串行端口控制器应能识别指令字节寄存器地址和自动产生适当的寄存器字节地址。在串行操作指令阶段和通信阶段，一般先传送指令阶段的指令字，指令阶段对应于SCLK的前8个上升沿，其对应的指令字（8比特）包含了以下信息：

其中R/W位用于决定指令字后的操作是读还是写，高电平为读出，低电平为写入；6、5位的电平高低与操作无关；4～0位则对应于A4～A0，表示操作串行寄存器地址，该地址信息同时包含了与该指令字所在指令段对应的通信段的传送字节数。指令阶段后接着是通讯阶段，传送对应于字节数的几个通信周期。

通信周期完成后，AD9954的串口控制器即认为接下来的8个SCLK的上升沿对应的是下一个通信周期的指令字。IOSYNC引脚为高时将立即终止当前的通信周期，而当IOSYNC引脚状态回到低电平时，AD9954串口控制器即认为接下来的8个系统时钟的上升沿对应的是下一个通信周期的指令字，从而保持通信的同步。

AD9954的串行操作有两种数据传送方式，即从最高位开始传送和从最低位开始传送，这是由控制寄存器0的第8位来决定的。默认状态为低电平，此时先传送最高位，若为高电平则先传送最低位。串行操作的读/写时序如图3所示。

4、 AD9954的RAM

AD9954内部的1024×32静态RAM具有双向单一入口，对它进行的读/写操作不能同时进行，写操作优先。RAM的使能位是CFR《31》（控制功能寄存器31位），此位为低时，对RAM的操作只能通过串行端口；此位为高且CFR《30》为逻辑0时，RAM的输出为相位累加器的输入，此时给芯片提供的是频率转换字；此位为高且CFR《30》为逻辑1时，RAM的输出可作为相位偏移加法器的输入给芯片提供相位偏移控制字。写RAM的操作首先通过控制PS1、SP0来选择RAM段。然后再对相应的RAM控制寄存器写RAM操作的地址变化率、起始地址、终止地址、模式控制和停留方式位。RAM段控制寄存器的5、6、7位可用来指示RAM操作的5种模式，即直接转换模式、上斜坡模式、双向斜变模式、连续双向斜变模式和连续循环模式。其中连续循环模式是使能RAM，RAM模式控制字为100，这种模式可提供自动、连续、单向的扫频，地址发生器从起始地址开始，当其增加到终止地址后会自动回到起始地址重新开始下次循环。

RAM段控制寄存器的39～24位可定义RAM控制器在每个地址停留的SYNC_CLK的周期数，取值范围是1～65535；9、8、23～16位用于定义10位终止地址；3～0、15～10位则用于定义10位起始地址。

5 、在高速调制系统中的应用

调制信号对干扰有较强的抵抗作用，同时对相邻信道的信号干扰也较小，并具有解调方便且易于集成等优点，因此数字调制信号系统可广泛应用于现代通信设备及科研教学仪器中。由于受频率精确度、稳定度和范围等因素的制约，提高数字调制方式中的FM速度是难点，用高性能DDS芯片AD9954可以很好的解决这个问题。AD9954具有良好的频率分辨率和快速、连续的变频能力，它内部有静态RAM，能实现高速数字调频。

数字调制信号系统的框图如图4所示。本系统采用DSP作为控制电路的核心，来向AD9954写命令字，AD9954将产生所需频率的正弦或调制信号，并经低通滤波器后输出。

AD9954的串口与DSP相连，DSP通过AD9954的CS、SCLK、SDIO和SDO管脚向AD9954写入数据和控制字。首先设置特定的寄存器控制字，以允许RAM工作，接着将RAM输出作为相位累加器的输入给芯片提供频率转换字，然后写好RAM段控制寄存器的值，定义好起始地址、终止地址并选择好工作模式。例如，在RAM地址256～511中写入计算好的频率值，主要操作过程如下：

（1）允许RAM操作，清除CFR《30》；

（2）选择模式5即连续循环模式；

（3）选择RAM段1，PS0=1，PS1=0；

（4）指令字节为00001001；

（5）定义通信阶段的通信周期数为256，把数据写入RAM存储器地址256～511中；

（6）改变I/O UPDATE启动模式工作。

本系统可由地址的变化速率来计算调制速度，地址变化速率RAM段控制寄存器中的地址变化率控制字决定，其值的范围是1～65535，定义的时间是SYNC_CLK的周期数。由于SYNC_CLK最大为100MHz，从而决定了地址变化率控制字为1时能定义的最快速度为100MHz，假设一个波形要采集256个点，那么调制速度为100 MHz/256=400kHz；如果采样点为100个，则调制速度可达100 MHz/100=1 MHz。由于AD9954产生的调制波形采样点多，采样时间精确，因此波形性能较好。

6、 结束语

高性能DDS芯片由于其AD9954内部集成有RAM，因此，利用RAM的存储功能，能够产生频率分辨高，波形性能好，调制速度高达1 MHz的调频波，该速度是其他DDS芯片的几十～几百倍，因而可广泛应用于数字调制系统的设计之中。

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